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更新时间: 2023-10-31

80C186XLDRAM控制器的设计与运行

    DRAM存在着大量、复杂的时序要求，其中访问时间的选择、等待状态以及刷新方法是至关重要的。DRAM控制器必须正确响应80C186XL的所有总线周期，必须能将DRAM的部周期和其它访问周期分辨出来，其访问速度必须足够快，以避免不必要的等待周期。

    在设计时，我们采用XC95C36-15CPLD[2]以及4Mbits的V53C8258[3]DRAM作范例。15ns的CPLD，速度相对较高，价格比较便宜。用它设计成的DRAM控制器允许80C186XL的工作速度高达20MHz，并且XC95C36有异步时钟选择项。这种特性对本设计有很大的好处。

    图3是80C186XLDRAM控制器和存储器的功能框图。

    80C186XLDRAM控制器和存储器的功能框图

    DRAM控制器由80C186XL状态信号S2、S1和S0的解码来检测总线的开始、类型和结束。这些状态线是在CLKOUT的上升沿开始有效，在CLKOUT的下降沿失效的。DRAM控制器发出的RAS和CAS信号应该在CLKOUT的下降沿同时有效，行列地址应该在CLKOUT上升沿附近提供。

    DRAM控制器应该在CLKOUT的两个沿都应能正常操作。通过启用XC95C36的异步时钟选择项，每个XC95C36宏单元可以从可编程与阵列获得时钟。DRAM控制器使用80C186XL的CLKOUT信号作时钟输入。

    DRAM控制器主要由两个相互联的状态机构成。这两个状态机，使得DRAM的控制与80C186XL是否进行等待状态无关。状态机A和地址多路控制信号（MUX）在CLKOUT的上升沿锁存。状态机B和RAS及CAS的逻辑在CLKOUT的下降沿锁存。