存储器的复杂性和独特性表明，采用存储器编译器并不完全可行，每种嵌入式存储器都需要采用新的电路技术来设计，以便满足微处理器的高性能、高密度、低功耗和极低噪声的要求。 这样的高速微处理器必须采用**的0.18μm、6层铜线双镶嵌金属CMOS工艺制作，其极小的特征尺寸和高性能的晶体管使存储器设计面临严峻的考验，因为窄金属导线(线高大于水平间距)尤其容易受到串扰及电子迁移效应的影响，而晶体管的低阈值将导致抗噪声性能降低。 嵌入式存储器设计方法 要制定出每个设计人员都必须遵循的设计指南，首先要开发出一套设计标准，该标准包括**门比率、扇出数目、**晶体管宽度以及预布线阻抗和电容的经验法则。在高密度、高速存储器的设计过程中，要采用先进的电路技术、抗串扰技术及噪声容限设计标准。串扰标准规定了邻近信号的布线规则，其它噪声容限标准则规定静态噪声容限和锁存电路的可写性规则。 芯片的多种宏设计要求与电路标准保持一致。时钟发生器和寄存器的标准尤为重要，它们是整个CPU输入设置和保持时间维持一致的前提。为了使时钟偏差**小，设计人员需要密切控制占空比和扇出数目以及所有时钟发生器的上升和下降时间。